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追加！30套FPGA開發(fā)板免費(fèi)送！米爾－安路飛龍派創(chuàng)意秀活動(dòng)再開啟

追加！30套FPGA開發(fā)板免費(fèi)送！米爾－安路飛龍派創(chuàng)意秀活動(dòng)再開啟

大賽簡(jiǎn)介日前，米爾電子2025年舉辦的米爾-安路飛龍派FPGA/FPSoC創(chuàng)意開發(fā)大賽圓滿落幕，吸引了眾多工程師踴躍參與。為持續(xù)推動(dòng)技術(shù)創(chuàng)新，米爾電子現(xiàn)重磅推出第二期福利活動(dòng)——基于安路DR1M90開發(fā)板的創(chuàng)意秀，再次免費(fèi)贈(zèng)送30套FPGA開發(fā)板，旨在鼓勵(lì)工程師突破思維邊界，通過(guò)實(shí)踐探索安路飛... （來(lái)源：新聞?lì)l道）

FPGA開發(fā)板米爾 2025-9-22 13:33

解鎖思爾芯Genesis芯神匠虛擬原型平臺(tái)：混合仿真與多元應(yīng)用實(shí)踐

解鎖思爾芯Genesis芯神匠虛擬原型平臺(tái)：混合仿真與多元應(yīng)用實(shí)踐

1、虛擬原型：芯片設(shè)計(jì)領(lǐng)域的革新利器芯片設(shè)計(jì)公司長(zhǎng)期面臨雙重挑戰(zhàn)：既要研發(fā)高性能芯片方案，又得縮短周期搶先推新。當(dāng)下，系統(tǒng)與軟件的復(fù)雜度與日俱增，傳統(tǒng)軟件開發(fā)方法在當(dāng)下復(fù)雜形勢(shì)中弊端漸顯，如介入時(shí)間靠后增加了開發(fā)周期，難滿足行業(yè)發(fā)展，革新勢(shì)在必行。“Shift Left”&mdas... （來(lái)源：技術(shù)文章頻道）

思爾芯Genesis仿真 2025-7-16 10:15

米爾出席2025安路科技FPGA技術(shù)沙龍

米爾出席2025安路科技FPGA技術(shù)沙龍

2025年6月12日，由安路科技主辦的2025 FPGA技術(shù)沙龍?jiān)谀暇┱秸匍_，深圳市米爾電子有限公司（簡(jiǎn)稱：米爾電子）作為國(guó)產(chǎn)FPGA的代表企業(yè)出席此次活動(dòng)。米爾電子發(fā)表演講，并展出米爾基于安路飛龍派的核心板和解決方案。現(xiàn)場(chǎng)，米爾與技術(shù)專家及生態(tài)伙伴共聚一堂，探討前沿技術(shù)趨勢(shì)，解鎖定制化解決方案，... （來(lái)源：新聞?lì)l道）

米爾電子國(guó)產(chǎn)FPGAFPGA核心板FPGA開發(fā)板 2025-6-20 09:12

喜訊！米爾電子與安路科技達(dá)成IDH生態(tài)戰(zhàn)略合作，共筑FPGA創(chuàng)新生態(tài)

喜訊！米爾電子與安路科技達(dá)成IDH生態(tài)戰(zhàn)略合作，共筑FPGA創(chuàng)新生態(tài)

以芯為基，智創(chuàng)未來(lái)。近日，領(lǐng)先的嵌入式模組廠商-米爾電子正式與國(guó)產(chǎn)FPGA企業(yè)‌安路科技達(dá)成IDH生態(tài)戰(zhàn)略合作‌。雙方將圍繞安路科技飛龍SALDRAGON系列高性能FPSoC，聯(lián)合開發(fā)核心板、開發(fā)板及行業(yè)解決方案，助力開發(fā)者開發(fā)成功，加速工業(yè)控制、邊緣智能、汽車電子等領(lǐng)域的創(chuàng)新應(yīng)用落地‌。... （來(lái)源：新聞?lì)l道）

米爾電子安路科技FPGA核心板FPGA開發(fā)板安路飛龍派 2025-4-25 15:50

將ASIC IP核移植到FPGA上——更新概念并推動(dòng)改變以完成充滿挑戰(zhàn)的任務(wù)!

將ASIC IP核移植到FPGA上——更新概念并推動(dòng)改變以完成充滿挑戰(zhàn)的任務(wù)!

數(shù)字芯片設(shè)計(jì)驗(yàn)證經(jīng)驗(yàn)分享：將ASIC IP核移植到FPGA上——更新概念并推動(dòng)改變以完成充滿挑戰(zhàn)的任務(wù)! 作者：Philipp Jacobsohn，SmartDV首席應(yīng)用工程師Sunil Kumar，SmartDV FPGA設(shè)計(jì)總監(jiān)本系列文章從數(shù)字芯片設(shè)計(jì)項(xiàng)目技術(shù)總監(jiān)的角度出發(fā)，介紹了如何將芯片的產(chǎn)品定義與設(shè)計(jì)和驗(yàn)證規(guī)劃進(jìn)行結(jié)合，詳細(xì)講述... （來(lái)源：技術(shù)文章頻道）

數(shù)字芯片設(shè)計(jì)ASIC IPFPGA 2024-8-1 10:20

數(shù)字芯片設(shè)計(jì)驗(yàn)證經(jīng)驗(yàn)分享：將ASIC IP核移植到FPGA上——明了需求和詳細(xì)規(guī)劃以完成充滿挑戰(zhàn)的任務(wù)

數(shù)字芯片設(shè)計(jì)驗(yàn)證經(jīng)驗(yàn)分享：將ASIC IP核移植到FPGA上——明了需求和詳細(xì)規(guī)劃以完成充滿挑戰(zhàn)的任務(wù)

作者：Philipp Jacobsohn，SmartDV首席應(yīng)用工程師Sunil Kumar，SmartDV FPGA設(shè)計(jì)總監(jiān)本文從數(shù)字芯片設(shè)計(jì)項(xiàng)目技術(shù)總監(jiān)的角度出發(fā)，介紹了如何將芯片的產(chǎn)品定義與設(shè)計(jì)和驗(yàn)證規(guī)劃進(jìn)行結(jié)合，詳細(xì)講述了在FPGA上使用IP核來(lái)開發(fā)ASIC原型項(xiàng)目時(shí)，必須認(rèn)真考慮的一些問(wèn)題。文章從介紹使用預(yù)先定制功能即IP核的必... （來(lái)源：新聞?lì)l道）

ASIC IP核移植到FPGA數(shù)字芯片設(shè)計(jì) 2024-7-26 10:32

BYO、FPGA開發(fā)板與商用，一文詳解各類原型驗(yàn)證

BYO、FPGA開發(fā)板與商用，一文詳解各類原型驗(yàn)證

幾十年來(lái)，數(shù)字芯片設(shè)計(jì)復(fù)雜度不斷攀升，使芯片驗(yàn)證面臨資金與時(shí)間的巨大挑戰(zhàn)。在早期，開發(fā)者為了驗(yàn)證芯片設(shè)計(jì)是否符合預(yù)期目標(biāo)，不得不依賴于耗時(shí)的仿真結(jié)果或是等待實(shí)際芯片生產(chǎn)（流片）的成果。無(wú)論是進(jìn)行多次仿真模擬還是面臨流片失敗，都意味著巨大的時(shí)間和金錢成本。隨著EDA（電子設(shè)計(jì)自動(dòng)化）驗(yàn)... （來(lái)源：技術(shù)文章頻道）

BYO FPGA EDA 2024-3-29 10:06

數(shù)據(jù)中心加速芯片需求大爆發(fā)，F(xiàn)PGA正領(lǐng)跑市場(chǎng)

數(shù)據(jù)中心加速芯片需求大爆發(fā)，F(xiàn)PGA正領(lǐng)跑市場(chǎng)

數(shù)據(jù)中心加速解決方案中國(guó)信通院《數(shù)據(jù)中心白皮書2022》報(bào)告顯示，2021年全球數(shù)據(jù)中心市場(chǎng)規(guī)模超過(guò)679億美元，較2020年增長(zhǎng)9.8%。隨著數(shù)據(jù)視頻化趨勢(shì)加強(qiáng)，以及遠(yuǎn)程辦公普及程度提高，數(shù)據(jù)中心市場(chǎng)呈現(xiàn)出穩(wěn)健增長(zhǎng)的趨勢(shì)。但這也帶來(lái)聯(lián)網(wǎng)數(shù)據(jù)的爆炸式增長(zhǎng)，對(duì)數(shù)據(jù)中心的數(shù)據(jù)處理能力提出巨大挑戰(zhàn)。各種加... （來(lái)源：技術(shù)文章頻道）

FPGA數(shù)據(jù)中心 2022-12-29 10:48

Codasip與英特爾合作開發(fā)RISC－V教學(xué)生態(tài)系統(tǒng)

Codasip大學(xué)項(xiàng)目與Intel Pathfiner for RISC-V合作，將Codasip RISC-V IP核、Codasip Studio開發(fā)環(huán)境和Intel的FPGA平臺(tái)帶入本科和研究生課程。鑒于英特爾開拓者生態(tài)系統(tǒng)的擴(kuò)展，Codasip的大學(xué)項(xiàng)目目前正在與多所大學(xué)合作，為學(xué)生提供Codasip Studio和基于項(xiàng)目的RISC-V作業(yè)。從2023年秋季開始，Codasip大... （來(lái)源：新聞?lì)l道）

Codasip 英特爾 RISC－V 2022-12-6 13:43

FPGA開發(fā)板為什么要使用SDRAM呢

FPGA開發(fā)板為什么要使用SDRAM呢

SDRAM有一個(gè)同步接口，在響應(yīng)控制輸入前會(huì)等待一個(gè)時(shí)鐘信號(hào)，這樣就能和計(jì)算機(jī)的系統(tǒng)總線同步。時(shí)鐘被用來(lái)驅(qū)動(dòng)一個(gè)有限狀態(tài)機(jī)，對(duì)進(jìn)入的指令進(jìn)行管線(Pipeline)操作。這使得SDRAM與沒(méi)有同步接口的異步DRAM相比，可以有一個(gè)更復(fù)雜的操作模式。管線意味著芯片可以在處理完之前的指令前，接受一個(gè)新的指... （來(lái)源：技術(shù)文章頻道）

FPGA開發(fā)板 SDRAM 2022-11-29 10:26

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