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提高早期設(shè)計(jì)周期的 LVS 驗(yàn)證效率
利用創(chuàng)新的 Calibre? nmLVS-Recon? 早期驗(yàn)證工具，設(shè)計(jì)人員可以在早期設(shè)計(jì)階段對模塊、宏和芯片運(yùn)行針對性的短路隔離分析和調(diào)試。Calibre nmLVS-Recon 短路隔離使用模型專注于實(shí)現(xiàn)快速、高效、優(yōu)先的短路隔離和短路路徑調(diào)試。
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利用更高效的 LVS 調(diào)試提高生產(chǎn)率
RVE 實(shí)用工具可幫助設(shè)計(jì)人員更快速地調(diào)試和修復(fù) LVS 錯(cuò)誤，而且無需多次運(yùn)行完整的 LVS。交互式短路隔離提供一種系統(tǒng)化且有優(yōu)先順序的短路調(diào)試流程。純文本格式的修復(fù)建議可幫助設(shè)計(jì)人員找到 LVS 比較差異的根本原因，而在版圖和電路圖視圖中高亮顯示差異的功能讓設(shè)計(jì)人員可以更快速、更高效地實(shí)施修復(fù)措施。
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增強(qiáng) IO 環(huán)檢查以實(shí)現(xiàn)一致、可定制的驗(yàn)證
Calibre PERC IO 環(huán)檢查框架消除了人工檢查，提供一個(gè)類似于 DRC 的強(qiáng)大環(huán)境，能以 signoff 級質(zhì)量驗(yàn)證所有 IO 布局規(guī)則。IO 環(huán)檢查器在第一個(gè) LEF/DEF 底層規(guī)劃上運(yùn)行，可以對 IO 環(huán)布局規(guī)則進(jìn)行早期且全面的檢查，能夠?qū)崿F(xiàn)更改，而幾乎不會對版圖產(chǎn)生影響�？焖贉�(zhǔn)確的調(diào)試和糾正可確保 SoC IO 環(huán)不僅提供所需的保護(hù)，而且符合所有 IP 和 SoC 設(shè)計(jì)規(guī)則。
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MaxLinear和 Calibre RealTime Digital：P＆R 中的Signoff DRC
MaxLinear 在底層規(guī)劃和布局期間運(yùn)用 Calibre RealTime Digital 接口實(shí)現(xiàn)了快速的迭代 signoff DRC 檢查和修復(fù)。他們不僅減少了批處理 DRC 的總迭代次數(shù)，而且消除了最終物理驗(yàn)證 signoff 期間的潛在后期問題（其修復(fù)難度要大得多）。采用 Calibre RealTime Digital 接口能夠讓 MaxLinear 設(shè)計(jì)人員加快 DRC 收斂速度，在所有節(jié)點(diǎn)為所有設(shè)計(jì)的流片日程均節(jié)省數(shù)周時(shí)間。
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用于連續(xù)構(gòu)建設(shè)計(jì)流程的快速版圖合并
在并行實(shí)施期間，通過對 SoC 多次運(yùn)行全芯片物理驗(yàn)證，設(shè)計(jì)人員可以在設(shè)計(jì)流程的早期發(fā)現(xiàn)并修復(fù)錯(cuò)誤。了解如何建立快速、可靠的數(shù)據(jù)庫合并流程，幫助最大限度減少耗時(shí)的活動，同時(shí)確�？焖佟�(zhǔn)確地解決所有設(shè)計(jì)問題。
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加快早期設(shè)計(jì)探索和驗(yàn)證，縮短上市時(shí)間
早期階段芯片級物理驗(yàn)證面臨許多挑戰(zhàn)。Calibre? Recon 工具支持設(shè)計(jì)團(tuán)隊(duì)在設(shè)計(jì)周期的早期階段（此時(shí)各種組件尚不成熟）便對整個(gè)芯片設(shè)計(jì)版圖進(jìn)行分析和物理驗(yàn)證。利用 Calibre Recon，設(shè)計(jì)人員可以使用晶圓代工廠/IDM Calibre sign-off 設(shè)計(jì)套件快速輕松地找到并解決集成問題，同時(shí)縮短 DRC 總運(yùn)行時(shí)間，加快設(shè)計(jì)收斂，確保實(shí)現(xiàn)高質(zhì)量設(shè)計(jì)。
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